Mu-law 圧縮をオンにすると、O-RAN インテル® FPGA IPが不正な値を与えるのはなぜですか?

バージョン 1.8.0 以前の O-RAN インテル® FPGA IPの問題により、Mu-law 圧縮がオンになっていると、O-RAN インテル FPGA IPが正しくないと表示される場合があります。

以下のように圧縮された IqWidth 値と元の PRB 値の組み合わせが一致すると、O-RAN インテル FPGA IPは圧縮 PRB の誤った値を生成することがあります。

IqWidth 8: 元の PRB 値0xFFC0
IqWidth 9: 元の PRB 値0xFFE0
IqWidth 10: 元の PRB 値0xFFF0
IqWidth 11: 元の PRB 値0xFFF8
IqWidth 12: 元の PRB 値0xFFFC
IqWidth 13: 元の PRB 値0xFFFE
IqWidth 14: 元の PRB 値0xFFFF

例えば、元の PRB 値「0xFFF8」は comp Shift 値「0」で 11 ビットに圧縮され、圧縮 PRB の値は 0 (0x0) として誤って生成されます。正しい圧縮 PRB 値は -1 (0x7FF) である必要があります。

フロントホール圧縮インテル® FPGA IPにも同じ問題があります。

この問題は、O-RAN インテル® FPGA IP バージョン 1.8.1 およびフロントホール圧縮 インテル FPGA IP 1.0.4 で修正される予定です。