生成されたデザイン例の F タイル CPRI PHY インテル® FPGA IPが、FPGAコンフィグレーション後に正しくリセットされないのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、F タイル CPRI PHY インテル® FPGA IP デザイン例ファイル cpriphy_ftile_hw.v) の RTL コードに問題があります。リセットリリース インテル® FPGA IP からのリセット・ステータス信号 ninit_done は、F タイル CPRI PHY インテル FPGA IP リセット・ポートに接続されていません。そのため、ハードウェアの実行中にリセット信号が有効になりません。

dut_wrapper モジュールの下の cpriphy_ftile_hw.v ファイルで、i_reconfig_reset、i_rest_n、i_tx_rst_n、およびi_rx_rst_nにninit_doneおよびinit_done信号を追加できます。

.i_reconfig_reset (i_reconfig_reset | ninit_done)、//アクティブハイ
.i_rst_n (i_rst_n[cpriphy_inst] & init_done ),
.i_tx_rst_n (i_tx_rst_n[cpriphy_inst] & init_done ),
.i_rx_rst_n (i_rx_rst_n[cpriphy_inst] & init_done ),

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.4 で修正されています。