シミュレーションでの F タイル PMA および FEC ダイレクト PHY マルチレート・インテル® FPGA IPが TX/rx_reset_ack 信号をアサートできないのはなぜですか?

F タイル・ダイナミック・リコンフィグレーション・スイート インテル® FPGA IP ユーザーガイド バージョン: 2022.09.26 以前には、Nios® CPU サブシステムのシミュレーション・クロック要件がありません。

周波数範囲であれば表7に示す。クロック信号はi_cpu_clk入力に従います。TX/rx_reset がアサートされた後、シミュレーションの IP は TX/rx_reset_ack のアサートに失敗します。

• [ ECC 保護を有効にする ] が無効になっている場合の 100 〜 250 MHz の周波数。
• [ECC 保護を有効にする] が有効になっている場合の 100 〜 200MHz の周波数。

シミュレーションの場合のみ、F タイル・ダイナミック・リコンフィグレーション・スイート インテル® FPGA IPの i_cpu_clk ピンを 100GHz クロックに接続します。これにより、F タイル・ダイナミック・リコンフィグレーション・スイートのインテル® FPGA IPシミュレーションが高速化し、tx/rx_reset_ack が正しくアサートされます。

この問題に対するハードウェア修正の予定はありません。ユーザーガイドには、シミュレーション・クロック信号の要件について記載されています。