インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 の問題により、複数の F タイルが有効で、GUI のクロック ・サワー・セサリング・オプションがクロック・ディバイダー・モードとして設定されている場合、PCI Express* IP の F タイル・Avalon®・ストリーミング・インテル® FPGA IPを使用すると、タイミング・アナライザーに クロック・ディバイダーから派生する制約のないクロックが表示される場合があります。
この問題を回避するには、PCI Express IP の F タイル Avalon® ストリーミング インテル® FPGA IPを次のように変更します。
例：
create_generated_clock -name adapter_clk -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}|g_halfrate_inst.g_clkclk_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]
次に変更します。
create_generated_clock -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}|g_halfrate_inst.g_clkclk_inst.pcie_clk_divider_inst~div_reg]
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.4 以降で修正されています。