記事 ID: 000092752 コンテンツタイプ: エラッタ 最終改訂日: 2025/06/10

F タイル・システム PLL リファレンス・クロックが一時的に失われた後、Agilex™ 7 FPGA デバイスが再構成に失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 以前の問題により、F タイル・システム PLL リファレンス・クロックで不連続または一時的な損失状態が発生すると、Agilex™ 7 FPGA デバイスの再構成に失敗することがあります。

Alteraでは、F タイル・システム PLL のリファレンス・クロックが利用可能になったら、デザイン操作を通して安定したリファレンス・クロックを提供することを推奨します。

これに従うことができない場合は、デバイスを再構成する必要があります。

解決方法

この問題を回避するには、最初の再構成が失敗した場合に、デバイスの構成を再試行する必要があります。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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