記事 ID: 000092736 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

CPRI マルチレートのデザイン例で高速 (>6G) から低速 (<=6G) へのダイナミック・リコンフィグレーションを実行すると、rx_ready 信号のステータスが高くならないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 の問題により、高速 (>6G) から低速 (<=6G) に動的にリコンフィグレーションする場合、CPRI マルチレートのデザイン例で rx_ready ステータス信号はハイになりません。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 で、CPRI レートを高速バリアント (>6G) から低速バリアント (<=6G) に動的に再構成する場合にこの問題を回避するには、次の手順を実行します。

    1. 回避策スクリプトftile-cpri-dr-test.tclをダウンロードします。
    2. <your_example_design_directory>/hardware_test_design/hwtest/ に移動します
    3. ファイル "ftile_cpri_dr_test.tcl" をダウンロードしたファイルに置き換えます。

    回避策スクリプトの主な変更点は、6Gbps 以下の CPRI レートでアサートされた 2 つの FGT 属性アクセス コマンドです。

    • CPI_assert_req 0 $RESET_LANE($lane番号)
    • CPI_assert_req 0 $SET_MODE_BYPASS($lane_数値)

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.4 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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