インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 以前のバグにより、F タイル PMA/FEC ダイレクト PHY インテル® FPGA IPを FGT、システム PLL クロック・モード、単一幅、16 ビット PMA インターフェイスとして構成する際に、ロジック生成エラーが発生する場合があります。
インテル Quartusロジック生成エラーには、次の情報が含まれます。
エラー (21843): sys_clk_src == SYS_CLK_SRC_XCVR
エラー (21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
エラー (21843): tx_en == TRUE
エラー (21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP
エラー(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
エラー (21843): tx_xcvr_width == TX_XCVR_WIDTH_16
このエラーを回避するには、次の手順を実行します。
1. output_files フォルダーにある *.tlg.rpt ファイルを開きます。
2. .tlg.rpt ファイルの「ロジック生成ツール IP パラメーター設定レポート」セクションで「bb_f_ehip_tx」と「bb_f_ehip_rx」を検索し、bb_f_ehip_txとbb_f_ehip_rxに関連付けられているパスをコピーします。
2 つのそれぞれの値は、次の例のようになります。
fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit
fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit
3. 次の 2 つの Quartus® 設定ファイル (QSF) 割り当てを追加します。<value> フィールドは、ステップ 2 でコピーした 2 つのそれぞれのパスです。
set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>
set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>
完全な QSF 割り当ては、次の例のようになります。
set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit
set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit
4. QSF を保存し、デザインをコンパイルします。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。