記事 ID: 000092684 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2023/11/22

パラレル・フラッシュ・ローダー (PFL) インテル® FPGA IPで、ノーマルモードとページモードを使用し、フラッシュデータ幅を 32 とした場合のコンフィグレーション時間を見積もる式は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    パラレル・フラッシュ・ローダー・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

パラレル・フラッシュ・ローダー・インテル® FPGA IPで、ノーマルモードまたはページモードを使用し、フラッシュデータ幅を 32 にする場合は、以下の式を使用します。

解決方法

Cflash=Caccess/4

その他の式は、表19に示すフラッシュデータ幅16についての式と同様である。パラレル・フラッシュ・ローダー インテル® FPGA IP ユーザーガイドのパラレル・フラッシュ・ローダー (PFL) の FPP および PS モードの計算式。

関連製品

本記事の適用対象: 5 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Arria®
インテル® Cyclone®
インテル® MAX®
インテル® Stratix®

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