詳細
インテル® Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック (図 102) 内。「FPP コンフィグレーション・タイミング波形」および図 104。「PS コンフィグレーション・タイミング・波形」では、DCLK 上で最初の立ち上がりエッジを許可するまでの nSTATUS が高くなるまでの時間について、最小時間 tST2CK 仕様があります。 これは、nSTATUS が高くなる前に、その最小継続時間 (tST2CK) で DCLK が低くなければならないと述べています。
解決方法
コンフィグレーションより前の場合、DCLK は、nSTATUS が高くなる前に低から高にトグルできません。nSTATUS が高いと、tST2CK 仕様で定義される最小期間、DCLK は低いままでいなければなりません。
nSTATUS が高くなる前に DCLK がすでに高い状態になっている場合、tST2CK 仕様が満たされている場合、高から低に移行できます。