記事 ID: 000092652 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

IP 向け E タイル・イーサネット IP を使用する際に、AN / LT 機能を有効化した後Intel Agilex® 7 FPGA i_tx_pll_locked がアサートしないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット用 E タイル・ハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

イーサネット用 E タイルハード IP および E タイル CPRI PHY インテル® FPGA IP ユーザーガイドの問題により、AN / LTを有効にして外部ハードリセットシーケンスに従うと、i_csr_rst_n = 1'b0 のときに i_tx_pll_locked が低いままであることがわかります。

解決方法

この問題を回避するには、i_tx_pll_locked = 1'b1 を待たずにninit_done後に i_csr_rst_n を解放します。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA

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