外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP からオンチップ・デバッグ・ポート経由で IO 列ピン遅延レジスターから値を読み取る場合、数百読み取りで 1 回異なる値が得られる場合があります。
実験データは、環境条件の全スパンで読み出しの最大 2% に対して不正な値が発生する可能性があることを示しています。
この回避方法は、レジスター N を N 回読み取り、すべての N サンプルが一致する場合にのみ値を信頼することです。ミスマッチがある場合は、もう 1 回読み取りを繰り返す必要があります。N の値は、読み取りの想定される信頼性に従う必要があります。