記事 ID: 000092606 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/11/07

オンチップ・デバッグ・ポート経由の外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP の IO 列遅延レジスターからのリードバック時に、一貫性のない読み取り値が得られるのはなぜですか?

環境

  • 外部メモリー・インターフェイスインテル® Arria® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP からオンチップ・デバッグ・ポート経由で IO 列ピン遅延レジスターから値を読み取る場合、数百読み取りで 1 回異なる値が得られる場合があります。

    解決方法

    実験データは、環境条件の全スパンで読み出しの最大 2% に対して不正な値が発生する可能性があることを示しています。

    この回避方法は、レジスター N を N 回読み取り、すべての N サンプルが一致する場合にのみ値を信頼することです。ミスマッチがある場合は、もう 1 回読み取りを繰り返す必要があります。N の値は、読み取りの想定される信頼性に従う必要があります。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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