インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 の問題により、F タイル・ダイナミック・リコンフィグレーション・スイート・インテル® FPGA IPのデザイン例は、内部シリアル・ループバックが有効になっているハードウェアでは正しく機能しません。
この問題は、IP タイプに関係なく、デザイン例のすべての FGT バリアントに影響します。
ハードウェアでこの問題を回避するには、まず次の手順を実行して、デザイン例が内部シリアル・ループバック・モードで実行されていることを確認します。
1.) <サンプル デザイン ディレクトリ>/hardware_test_design/hwtest/src . に移動します。
2.) parameter.tcl ファイルを開き、次に示すように「ループバック モード」パラメーターが 1 に設定されていることを確認します。
セット loopback_mode 1
3.) パラメーターが 1 に設定されていない場合、デザイン例は外部ループバック モードで実行されており、この解決策は適用されません。パラメータが 1 に設定されている場合は、次に示すように続行します。
4 .) < サンプルデザイン・ディレクトリー>/hardware_test_design/hwtest/tests に移動します。
5.)イーサネットバリアントの場合は、ftile_eth_dr_test.tclファイルを開きます。
CPRI バリアントの場合は、ftile_cpri_dr_test.tcl ファイルを開きます。
Direct Phy バリアントの場合は、ftile_dphy_dr_test.tcl ファイルを開きます。
バリアントに関係なく、回避策は同じままです。
6.)次の行を見つけて変更します。
差出人
if {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 1
} else {
#set_ilb $NUM_チャンネル 0
}
宛先
if {$loopback_mode == 1} {
set_ilb $NUM_チャンネル 0
}
7.)ファイル を保存します 。
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.4 で修正されています。