記事 ID: 000092533 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

インテル® Arria®10 FPGA DDR4、DDR3 IP EMIF IP シミュレーションで、mem_reset_n と mem_cke アサーションが JEDEC 仕様を満たしていないと表示されるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

JEDEC の仕様ではシミュレーション時に 500us と定義されているのに、DDR4 と DDR3 の初期化シーケンスのタイミング違反が発生することがあります。

解決方法

これはシミュレーション時間を短縮するためであり、実際のハードウェアは JEDEC 仕様に準拠しています。

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インテル® Arria® 10 FPGA & SoC FPGA

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