AXI F-tile SDI II インテル® FPGA IP デザイン例を VHDL ファイル形式でシミュレーションする際に、Xcelium* シミュレーターを使用しているときにエラーが表示されるのはなぜですか?

Xcelium シミュレーターを使用して非 AXI F タイル SDI II インテル® FPGA IP デザイン例を VHDL ファイル形式でシミュレーションすると、以下のようなエラーメッセージが表示されることがあります。

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): モード入力の Verilog ポート (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) は、暗黙的なマップの側面での関連付けが必要です。
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): モード入力の Verilog ポート (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) は、暗黙的なマップの側面での関連付けが必要です。
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): モード入力の Verilog ポート (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) は、暗黙的なマップの側面での関連付けが必要です。
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): モード入力の Verilog ポート (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) は、暗黙的なマップの側面での関連付けが必要です。
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): モード入力の Verilog ポート (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) は、暗黙的なマップの側面での関連付けが必要です。
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): デザインユニット 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' のインスタンス 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' は 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa:モジュール'。
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): デザインユニット 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' のインスタンス 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' は 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa:モジュール'。

この問題は、F タイル PMA/FEC ダイレクト PHY マルチレート・インテル® FPGA IPが F タイル SDI II インテル FPGA IP デザイン例に統合されている場合に、一部のポートが欠落しているために発生します。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.4 で修正されています。