インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 の問題により、F タイル・イーサネット用に生成された .sdc ファイルがインテル® FPGA Hard IP、 o_clk_rec_div および o_clk_rec_div64 ポートを不適切に制約します。これらの不適切な制約は、この知的財産 (IP) を使用するときに機能上の障害につながる可能性があります。
o_clk_rec_div64 の適切な周波数 (タイミングレポートに rx_clkout として表示されます) は、10G および 40G デザインでは 161.1328125MHz、その他のレートでは 402.83203125MHz または 415.0390625MHz です。
o_clk_rec_div の適切な周波数 (タイミングレポートに rx_clkout2 として表示されます) は、10G で 156.25MHz、40G デザインで 312.5MHz、その他のレートで 390.625MHz です。
この問題を回避するには、トップレベルのプロジェクトの Synopsys Design Constraints (SDC) ファイルで新しいクロック周期制約を定義することで、IP レベルの制約をオーバーライドできます。
次の例では、 *rx_pld_pcs_clk_ref および *rx_user_clk_ref クロックがオーバーライドされ、 rx_clkout および rx_clkout2 周波数がクリーンな方法で導出されます。
これらのクロックは、 rx_clkout および rx_clkout2 のマスタークロックです。
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.4 で修正されています。