記事 ID: 000092452 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

外部ループバックで F タイル JESD204C インテル® FPGA IPを使用する JESD204C デザイン例に安定性の問題が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、外部ループバックで F タイル JESD204C インテル® FPGA IPを使用する JESD204C デザイン例で安定性の問題が発生する可能性があります。

    使用している正確なバリアントによっては、これらの問題は、emb_unlock_err、sh_unlock_err、rx_gb_underflow_err、cmd_par_err、invalid_eoemb、invalid_eomb、invalid_sync_header、およびlane_deskew_errイベントとして現れる可能性があります。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 でこの問題を修正するパッチが利用可能です。
    以下の適切なリンクから p atch 0.11 をダウンロードしてインストールし、プログラミング・ファイルを再生成してください

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。