記事 ID: 000092452 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/11/18

外部ループバックで F タイル JESD204C FPGA IP を使用する JESD204C デザイン例で安定性の問題が発生するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、外部ループバックで F タイル JESD204C FPGA IP を使用するJESD204Cデザイン例で安定性の問題が発生する可能性があります。

使用している正確なバリアントによっては、これらの問題は、emb_unlock_err、sh_unlock_err、rx_gb_underflow_err、cmd_par_err、invalid_eoemb、invalid_eomb、invalid_sync_header、およびlane_deskew_errイベントとして現れる可能性があります。

解決方法

Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 22.3 でこの問題を解決するパッチがあります。
以下の適切なリンクから p atch 0.11 をダウンロードしてインストールし、プログラミング・ファイルを再生成してください。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 22.4 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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