記事 ID: 000092449 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

外部ループバックで FGT PMA を備えた F タイル・イーサネット・マルチレート・インテル® FPGA IPを使用するダイナミック・リコンフィグレーションのデザイン例で安定性の問題が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、FGT PMA を使用した外部ループバックで F タイル・イーサネット・マルチレート・インテル® FPGA IPを使用するダイナミック・リコンフィグレーションのデザイン例で安定性の問題が発生する可能性があります。

    使用している正確なマルチレート バリアントによっては、これらの問題はパケット数の不一致、PTP 精度エラー、PTP レディ タイムアウト、PTP 初期化エラー、予期しない PTP ステータス レジスタ値、RX PCS レディ タイムアウト、RX FEC ロック エラー、または RX パケット有効タイムアウトとして現れる場合があります。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 でこの問題を修正するパッチが利用可能です。
    以下の適切なリンクから p atch 0.11 をダウンロードしてインストールし、プログラミング・ファイルを再生成してください。

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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