記事 ID: 000092446 コンテンツタイプ: エラッタ 最終改訂日: 2023/08/25

シングルセグメントデザインの F タイル Interlaken インテル® FPGA IP のトランスミッター・パスでアンダーフロー・エラーが発生するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 以前の問題により、F タイル Interlaken インテル® FPGA IPシングルセグメント・デザインでアサートされたitx_underflowが表示される場合があります。これにより、物理媒体アタッチメント (PMA) のロックが失われます。

解決方法

エラーが発生した場合、F タイル Interlaken インテル® FPGA IPとトランシーバーの両方をリセットして、リンクを再確立する必要があります。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 22.4 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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