記事 ID: 000092438 コンテンツタイプ: エラーメッセージ 最終改訂日: 2022/10/07

エラー (272006): MGL_INTERNAL_ERROR: ポート <altera_syncram_instance_hierarchy> inst altera_syncram_impl1|dffe inst ecc_addr_reg|d はすでに割り当てられている</altera_syncram_instance_hierarchy>

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 以前の問題により、以下の構成を使用すると、シンプル・デュアル・ポート RAM の合成段階でコンパイル中にこのエラーメッセージが表示される場合があります。

    ·パラメーター・device_family = "Agilex"

    ·パラメーター・ram_block_type = "M20K"

    ·パラメーター・enable_ecc = "TRUE"

    ·パラメーター・address_aclr_b = "ACLEAR"

    ·パラメーター・outdata_reg_b = "CLOCK0/CLOCK1"

    ·幅 x numワードは 20480 ビット以上 (1 M20K 以上使用)

    ·読み取りイネーブル信号が使用されない

     

     

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ソフトウェア・バージョン 21.4 および 22.2 でこの問題を解決するパッチが利用可能です。

    以下のリンクからパッチをダウンロードしてインストールします。

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.4 の場合:

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 22.2 の場合:

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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