記事 ID: 000092408 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/12/09

ハーフ・レート・コンバーター (HRC) のオンおよびクォーターレートで HPS EMIF が有効になっているのに、Agilex™ 7 SoC FPGA が DDR スペースにアクセスできないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

u-boot-socfpga

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Agilex™ 7 SoC FPGA 向け u-boot-spl(u-boot-socfpga-v2022.01) の問題により、ハーフレート・コンバーター (HRC) オンおよびクオーターレートで HPS EMIF が有効になっている場合、すべての HPS DDR スペースにアクセスできない場合があります。例えば、HPS EMIF が 2GB 構成の場合、HPS は 2GB の前半にのみアクセスでき、2GB の後半は前半のエイリアスに過ぎません。

解決方法

この問題を回避するには、u-boot-socfpga/drivers/ddr/altera/sdram_agilex.c(81) のソースコードを

update_value |= (hmc_readl(plat, CTRLCFG3) & 0x4);

宛先

update_value |= 0x4;

追加情報

この問題は、u-boot-spl(u-boot-socfpga-v2023.01) で修正されています。

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インテル® Agilex™ FPGA & SoC FPGA

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