記事 ID: 000092407 コンテンツタイプ: エラーメッセージ 最終改訂日: 2024/04/16

25G イーサネット・モードと RS-FEC が有効化されているのに、F タイル・イーサネット・FPGA・ハード IP デザイン例のシミュレーションがハングするのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、25G イーサネット・モードおよび RS-FEC が有効化されている場合、F タイル・イーサネット・FPGA・ハード IP デザイン例のシミュレーションが停止します。

    解決方法

    この問題の回避策はありません。この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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