記事 ID: 000092261 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/16

IOPLL の基準クロックをクロックするために専用の インテル® Stratix® 10 または Intel Agilex® 7 FPGA デバイス REFCLK_GXB ピンを使用する際、最小パルス幅に違反するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    IOPLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの問題により、専用の REFCLK_GXB ピンを使用して IOPLL の refclk をクロックすると、PLL refclk ピンに最小パルス幅違反が発生することがあります。

最小パルス幅違反のターゲットは、通常 <refclk ピン名>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div です。

解決方法

このエラーを回避するには、次の Synopsys* Design Constraints File (.sdc) 制約を追加します。

disable_min_pulse_width [get_cells <refclk ピン名>~inputFITTER_INSERTED_FITTER_INSERTED]

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA

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