記事 ID: 000092145 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/12/07

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 22.1 で FIR II インテル® FPGA IPが生成できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    FIR II インテル® FPGA IP

Windows® 10 family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

FIR II インテル® FPGA IPは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 22.1 にアップグレードする際に、複数のAvalon・ストリーミング・パラメーターを生成します。

 

エラー: ip_firII.fir_compiler_ii_0: 不明なエラーが発生しています

エラー: ip_firII.fir_compiler_ii_0: 出力ビット幅は 1 より大きい必要があります

エラー: ip_firII.fir_compiler_ii_0: エラボレーション後にポートast_sink_dataが完全に定義されていません

エラー: ip_firII.fir_compiler_ii_0: ポートast_source_dataがエラボレーション後に完全に定義されていません

エラー: ip_firII.fir_compiler_ii_0.avalon_streaming_sink: データ幅 (-1) は bitsPerSymbol の倍数でなければなりません (8)

エラー: ip_firII.fir_compiler_ii_0.avalon_streaming_sink: タイプデータのシグナルast_sink_data[-1]は幅を持っている必要があります [1-8192]

エラー: ip_firII.fir_compiler_ii_0.avalon_streaming_source: タイプデータのシグナルast_source_data[-1]は幅 [1-8192] を持っている必要があります

エラー: ip_firII.fir_compiler_ii_0.avalon_streaming_source: "DataBitsPerSymbol) 0 が範囲外: 1-131072

 

これらのエラーは Windows* でのみ表示されます。

解決方法

FIR II インテル® FPGA IPのインテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 を使用してこの問題を回避するには、パッチ 0.16 をインストールします。

関連製品

本記事の適用対象: 10 製品

Arria® II FPGA
Arria® V FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Cyclone® IV FPGA
Cyclone® V FPGA & SoC FPGA
インテル® Cyclone® 10 FPGA
インテル® MAX® 10 FPGA
インテル® Stratix® 10 FPGA & SoC FPGA
Stratix® IV FPGA
Stratix® V FPGA

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