記事 ID: 000092062 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/10/18

ベース版と比較すると、パーシャル・リコンフィグレーション実装リビジョンで性能が低下する原因は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

パーシャル・リコンフィグレーション (PR) 実装リビジョンがベース・リビジョンと比較すると、パフォーマンスが低下する場合があります。PR 実装リビジョンでは、配置とルーティングが静的リージョンで固定されているためです。これは、PR リージョンにおける配置と配線の柔軟性に影響します。

解決方法

PR 実装リビジョンにおけるパフォーマンス低下を低減するには、以下の手順に従ってください。

  1. 周辺リソースが関連ロジックの近くに配置されていることを確認します。
  2. PR 領域を横断する周辺リソース間の信号の数を最小限に抑えます
  3. 残りの信号の場合:
    • 十分なパイプライン・レジスターを追加します。
    • インターコネクト ロジックの PR リージョンを交差するフロア プランを作成し、PR リージョンの境界に沿ってチャネルのように実行できるようにします。
  4. 静的リージョンに接続されている PR リージョンの側にある PR バウンダリーポート・ワイヤー LUT (サフィックス :~IPORT/~OPORT) をロックダウンします。また、PR 領域の境界に近づけることもできます。

関連製品

本記事の適用対象: 4 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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