記事 ID: 000091946 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/02/16

PCI Express* デザイン例のインテル® Stratix® 10 L タイルおよび H タイル Avalon® ストリーミング・インテル® FPGA IPが、タイミング・アナライザー・セットアップ・サマリーに 2 つのセットアップ・クロックが見つからないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.2 の問題により、インテル® Stratix® 10 FPGA デバイス向け PCI Express* の L タイルおよび H タイル・Avalon®・ストリーミング・インテル® FPGA IPをコンパイルする際、セットアップ・サマリーには以下のクロックが存在しません。

  • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
  • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

 

 

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。

関連製品

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インテル® Stratix® 10 FPGA & SoC FPGA

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