記事 ID: 000091918 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/15

/I2/ 順序セットを送信する際に、1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® Stratix® 10 FPGA IP が、IEEE 802.3 条項 36 に記述された PCS 送信コード・グループ状態図に準拠していないのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® Stratix® 10 FPGA IP の問題により、1GbE モードで誤った実行視差 /I2/ 順序セットが表示される場合があります。

IEEE 802.3 条項 36 によると、/I2/ 順序セットは /K28.5-/D16.2+/ である必要があります。

しかし、1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® Stratix® 10 FPGA IP では、/K28.5+/D16.2-/ という /I2/ 順序集合の逆走差が生じる場合があります。

解決方法

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 21.2 でこの問題を修正するパッチが利用可能です。

以下のリンクからパッチ 0.45 をダウンロードしてインストールします。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.3 で修正されています。

関連製品

本記事の適用対象: 4 製品

インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA
インテル® Stratix® 10 GX FPGA

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