インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 以前の問題により、LVDS SERDES インテル® FPGA IPを含む インテル Agilex® 7 FPGAデザインのコンパイル時に、この内部エラーが発生する可能性があります。このエラーは、RX および TX ブロックのデータレートが同じでない場合に発生します。
この問題を回避するには、RX ブロックと TX ブロックのデータレートを変更して、両方とも同じにします。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。