記事 ID: 000091822 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/08/16

内部エラー: サブシステム: U2B2_CDB、ファイル: /quartus/db/u2b2/u2b2_nd_io48tile_config_creator_module.cpp、行: 12265

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    IOPLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Edition ソフトウェア・バージョン 22.2 以前の問題により、インテル® Stratix® 10 デバイスファミリーを対象とするデザインをコンパイルする際に、この内部エラーが表示されることがあります。

このエラーは、 refclk に LVDS I/O 規格が割り当てられ、 extclk_out ポートに差動 1.2-V SSTL I/O 規格が割り当てられる IOPLL インテル® FPGA IPを含むデザインで発生します。

解決方法

このエラーを回避するには、差動 1.2-V SSTL は extclk_out ポートではサポートされていない I/O 規格であるため、extclk_out ポートの I/O 規格を LVDS に変更します。

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本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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