インテル Agilex® 7 FPGA I シリーズ F タイルのデザインで 400G 光モジュールを使用してもリンクが表示されないのはなぜですか?

50G PAM4 デザイン以上の インテル Agilex® 7 FPGA F タイル FGT トランシーバーでは、ループバックに 400G 光モジュールを使用する際に適応が成功するには、メディアモードを VSR/Optics に設定する必要があります。

この問題を回避するには、次の .tcl ファイル内のset_media_modeプロセスを参照してください。

ttk_helper_fgt_eth.tcl

メディアモードを VSR/Optics に設定するには、次の手順に従います。

1. 論理チャネル 0 から 15 の場合、0xFFFFC[1:0] の戻り値は論理チャネル 0 の物理的な位置を示します。戻り値が 2'b00 の場合、論理チャネル 0 が物理レーン 0 に配置されていることを意味します。2'b01 は物理レーン 1 に位置する論理チャネル 0 を意味し、2'b10 は物理レーン 2 を意味し、2'b11 は物理レーン 3 を意味します。この戻り値は、16 個の論理チャネルすべてに適用されます。
2. 0x1FFFFC[1:0] の戻り値は、論理チャネル 1 の物理的な位置を示します。
   0x2FFFFC[1:0] の戻り値は、論理チャネル 2 の物理的な位置を示します。
   ...
   0x8FFFFC[1:0] の戻り値は、論理チャネル 8 の物理的な位置を示します。
3. Ch0 ~ Ch3 については、以下の手順に従ってください。
   a) アドレス0x9003Cに0x14a (lane_number)64 を書き込みます。
   b) ビット 14 = 0 およびビット 15 = 1 まで、アドレス 0x90040をポーリングします。
   c) アドレス0x9003Cに 0x142 (lane_number)64 を書き込みます。
   d) ビット 14 = 0 およびビット 15 = 0 まで、アドレス0x90040をポーリングします。
   
   デフォルトに戻したい場合は、次の手順に従ってください。
   a) アドレス0x9003Cに0x10a(lane_number)64 を書き込む
   b) ビット 14 = 0 およびビット 15 = 1 まで、アドレス 0x90040をポーリングします。
   c) アドレス0x9003Cに0x102(lane_number)64 を書き込みます。
   d) ビット 14 = 0 およびビット 15 = 0 まで、アドレス0x90040をポーリングします。
4. Ch4 ~ Ch7 については、以下の手順に従ってください。
   a) アドレス0x49003Cに0x14a(lane_number)64 を書き込みます。
   b) ビット 14 = 0 およびビット 15 = 0 までのアドレス0x490040をポーリングします。
   c) アドレス0x49003Cに0x142(lane_number)64 を書き込みます。
   d) ビット 14 = 0 およびビット 15 = 1 まで、アドレス 0x490040をポーリングします。
   
   デフォルトに戻したい場合は、次の手順に従ってください。
   a) アドレス0x49003Cに0x10a (lane_number)64 を書き込みます。
   b) ビット 14 = 0 およびビット 15 = 1 まで、アドレス 0x490040をポーリングします。
   c) アドレス0x49003Cに0x102 (lane_number)64 を書き込みます。
   d) ビット 14 = 0 およびビット 15 = 0 まで、アドレス 0x490040をポーリングします。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。