AXIS-VVP Full が有効になっている F タイル SDI II インテル® FPGA IP デザイン例で開発キットが選択されていない場合、分析 & 合成段階で インテル® Quartus® Prime Pro のコンパイルが失敗するのはなぜですか?

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.2 の問題により、インテル® Quartus® Prime Pro のコンパイル中に、AXIS-VVP フルを有効にし、開発キットが選択されていない状態で F タイル SDI II インテル® FPGA IPサンプルデザインを生成すると、次のエラーメッセージが表示されます。

• エラー (20521): IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll の入力 refclk が、無効なソース (仮想ピン) によって駆動されています。IOPLL refclk のソースは、別の IOPLL または専用の refclk 入力ピンでなければなりません

この問題を回避するには、AXIS-VVP Full を有効にして F タイル SDI II インテル® FPGA IP デザイン例で開発キットなし を選択すると、インテル® Quartus®設定ファイル (QSF) ファイル設定で -name VIRTUAL_PIN -to clk_3a_gpio_p_2>コメント行<set_instance_assignment、デザインを再コンパイルします。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。