はい、最終インテル® Stratix® 10 IBIS モデル、 stratix10 models.xls (モデルのリスト)、stratix10_v3p0.ibs ( stratix10.zip 内の IBIS ファイル) に対する更新 / 変更がいくつかあります。
1. stratix10 models.xls ファイルでは、p0 と s1 または p0 の組み合わせ設定とオンチップ・ターミネーション (OCT) を備えた dsstl12、dpod12、sstl12、および pod12 IBIS モデル名を削除しました。
これは、モデル dsstl12、dpod12、sstl12、および pod12 が、プリエンファシス設定 0 (p0) と誤って記載されているためです。これらの I/O 規格は、スルーレートが 1 の場合、プリエンファシス設定 0 をサポートしません。
2. stratix10_v3p0.ibs ファイルで、[Pin] キーワードにsstl18ii_in_hps_lv IBIS モデル名を追加しました。
これは、sstl18ii_in_hps_lvモデルが存在するが、[Pin]キーワードの宣言セクションに存在しないためです。
3. stratix10_v3p0.ibs および stratix10 models.xls ファイルの両方で、p0 設定を 1.2V、1.5V、1.8V、2.5V、3.0V LVCMOS、3.0V LVTTL IBIS モデル名から削除しました。
これは、1.2V、1.5V、1.8V、2.5V、3.0V LVCMOS、3.0V LVTTL のモデルに p0 設定が正しく設定されていないためです。これらの I/O 規格は、プリエンファシス機能をサポートしていません。
4. stratix10 models.xls ファイルに、HPS I/O バンクでサポートされている 1.8V LVCMOS IBIS モデル名を追加しました。
これは、HPS I/O バンクでサポートされている 1.8V LVCMOS IBIS モデル名が、stratix10 models.xls ファイルに存在しないためです。不足しているモデルは次のとおりです。
A。 18_io_d10s0_hps_lv
B。 18_io_d10s1_hps_lv
c. 18_io_d12s0_hps_lv
d. 18_io_d12s1_hps_lv
E。 18_io_d16s0_hps_lv
F。 18_io_d16s1_hps_lv
G。 18_io_d2s0_hps_lv
H。 18_io_d4s0_hps_lv
i. 18_io_d4s1_hps_lv
J。 18_io_d6s0_hps_lv
K。 18_io_d6s1_hps_lv
l. 18_io_d8s0_hps_lv
m. 18_io_d8s1_hps_lv
N。 18_io_r25_hps_lv
O。 18_io_r50_hps_lv
インテル® Stratix® 10 models.xls および stratix10_v3p0.ibs ファイルは、今後のリビジョンで修正される予定です。