記事 ID: 000091616 コンテンツタイプ: メンテナンス & パフォーマンス 最終改訂日: 2022/09/02

AXI バックプレッシャー・モードの 10 MX/NX FPGA高帯域幅メモリー (HBM2) IP 書き込み応答パスインテル® Stratix®低書き込みパフォーマンスの理由は何でしょうか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    AXI バックプレッシャー・モードの書き込み応答パスでの書き込みパフォーマンスが低いには、次の理由が原因です。

    AXI バックプレッシャーが有効になっている場合、望ましい書き込みスループット番号を実現できません。 このモードでは、ソフトロジック・リード・レスポンス FIFO をインスタンス化しますが、現在では書き込み応答のバーストを吸収するには浅すぎて、インテル® Stratix® 10 MX/NX FPGA高帯域幅メモリー (HBM2) IP がバックプレッシャーされています。HBMC の内部では、このバックプレッシャーにより書き込みコマンドチャネルのバックプレッシャーが生じ、これがシステム全体のスループットを制限します。

     

     

    解決方法

    10 MX/NX FPGA高帯域幅メモリー (HBM2) IP FIFO インテル® Stratix®書き込み応答の深度を 16 から 32 に増加する必要があります。AXI4 および HBMC バックプレッシャー・プロトコルを適用するには 12 の FIFO スロットが必要なので、バッファリングに利用できるスロット数が 4 から 28 に増加します。MLAB の数は変更されませんが、FIFO カウンター幅は 1 ビット増加します。

    この問題は現在、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで解決される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 NX FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。