クリティカルな問題
詳細
AXI バックプレッシャー・モードの書き込み応答パスでの書き込みパフォーマンスが低いには、次の理由が原因です。
AXI バックプレッシャーが有効になっている場合、望ましい書き込みスループット番号を実現できません。 このモードでは、ソフトロジック・リード・レスポンス FIFO をインスタンス化しますが、現在では書き込み応答のバーストを吸収するには浅すぎて、インテル® Stratix® 10 MX/NX FPGA高帯域幅メモリー (HBM2) IP がバックプレッシャーされています。HBMC の内部では、このバックプレッシャーにより書き込みコマンドチャネルのバックプレッシャーが生じ、これがシステム全体のスループットを制限します。
解決方法
10 MX/NX FPGA高帯域幅メモリー (HBM2) IP FIFO インテル® Stratix®書き込み応答の深度を 16 から 32 に増加する必要があります。AXI4 および HBMC バックプレッシャー・プロトコルを適用するには 12 の FIFO スロットが必要なので、バッファリングに利用できるスロット数が 4 から 28 に増加します。MLAB の数は変更されませんが、FIFO カウンター幅は 1 ビット増加します。
この問題は現在、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで解決される予定です。