記事 ID: 000091595 コンテンツタイプ: エラーメッセージ 最終改訂日: 2025/09/18

F タイル JESD204C Agilex®™ 7 FPGA IP デザイン例のシミュレーションが、信号rx_gb_underflow_errがアサートされて失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    ModelSim* - Intel® FPGA Edition ソフトウェア
    Questa* - Intel® FPGA Edition
    JESD204B インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

ModelSim*-Altera® FPGA Edition 2021.4 および Questa* Altera® FPGA Edition 2022.1 の問題により、 rx_phy_clk 周波数の変動により信号 rx_gb_underflow_err アサートされます。
この問題は、次のバリアントでのみ観察されます。
L = 16、M = 8、F = 2、データレート /L = 32000.000000Mbps、FCLK_MULP = 1、WIDTH_MULP = 4

解決方法

この問題はインテル® Quartus®プライムソフトウェアのIPバージョン22.2および22.3に影響します。

この問題を回避するには:

ModelSim* の場合、v2021.4 ではなく v2022.1 を使用してシミュレーションを実行します。
Questa* の場合、v2022.1 ではなく v2021.3 を使用してシミュレーションを実行します。

この問題は、ModelSim* インテル® FPGA Edition および Questa* インテル® FPGA Edition 22.4 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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