記事 ID: 000091595 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/05/09

F タイル JESD204C インテル Agilex 7 FPGA® IP デザイン例シミュレーションが、信号rx_gb_underflow_errアサートされているのに失敗する理由は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    ModelSim* - Intel® FPGA Edition ソフトウェア
    Questa* - Intel® FPGA Edition
    JESD204B インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

ModelSim*-インテル® FPGA・エディション 2021.4 および Questa* インテル® FPGA・エディション 2022.1 の問題により、 rx_phy_clk 周波数の変動により、信号 rx_gb_underflow_err がアサートされます。
この問題は、以下のバリアントでのみ観察されます。
L = 16、M = 8、F = 2、データレート / L = 32000.00000Mbps、FCLK_MULP = 1、WIDTH_MULP = 4

解決方法

この問題は、Prime ソフトウェア IP バージョン 22.2 インテル® Quartus® 22.3 に影響を与えます。

この問題を回避するには:

ModelSim* では、v2021.4 ではなく v2022.1 を使用してシミュレーションを実行します。
Questa* では、v2022.1 ではなく v2021.3 を使用してシミュレーションを実行してください。

この問題は、ModelSim* インテル® FPGA エディションおよび Questa* インテル® FPGA エディション 22.4 で修正されました。

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本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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