記事 ID: 000091532 コンテンツタイプ: エラッタ 最終改訂日: 2023/06/15

F タイル・イーサネット・マルチレート・インテル® FPGA IPがi_reconfig_clkドメインでホールドタイム違反を犯しているのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 の問題により、F タイル・イーサネット・マルチレート・インテル® FPGA IPは 、i_reconfig_clk ドメインでホールドタイム違反を発生する可能性があります。

    これらのホールド違反は、Synopsys Design Constraint (.sdc) タイミングレポートは、通常「to Node」パスに「pld_avmm2_clk_rowclk.reg」が含まれており、以下のような形式で表示されます。
    eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg

    解決方法

    この問題を回避するには、渡すシードが見つかるまで、複数のシードでデザインをコンパイルします。
    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 22.3 リリース以降で修正されました。

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    インテル® Agilex™ FPGA & SoC FPGA

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