記事 ID: 000091477 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/09/12

低レイテンシー・イーサネット 10G MAC インテル® FPGA IPのデザイン例がコンパイルで失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 の問題により、プリセット 10GBase-R デザイン例を使用して生成された低レイテンシー・イーサネット 10G MAC インテル® FPGA IP デザイン例はコンパイルに失敗し、以下のようなエラーメッセージが表示されます。

エラー: /alt_em10g32_0_EXAMPLE_DESIGN/LL10G_10GBASER/rtl/address_dec/ip/address_dec/address_dec_merlin_mstr_trans_0.ip を開く際にエラーが発生しました。

解決方法

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.3 で修正されています。

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本記事の適用対象: 5 製品

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インテル® Stratix® 10 FPGA & SoC FPGA
Stratix® V FPGA
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