記事 ID: 000091459 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/11/23

PCI Express 向け P タイル Avalon® ストリーミング・FPGA IP の TX フロー制御インターフェイスで、クレジット数が瞬間的に減少のはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インターフェイス
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 およびそれ以前のバージョンの問題により、PCI Express 向け P タイル Avalon® ストリーミング・FPGA IP の TX フロー・コントロール・インターフェイスで、クレジットカウントが一時的に減少することがあります。正しいクレジット・カウント値が次のクロック・サイクルに反映され、Intellectual Property (IP) の全体的なクレジット・トラッキングの整合性には影響しないため、この問題の影響は減少したクレジット・カウント自体に限定されます。

解決方法

この問題を回避するには、現在のクレジット カウント値と以前のクレジット カウント値を比較するユーザー ロジックにクレジット カウント フィルターを実装して、減少したクレジット カウント値を無効にします。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 DX FPGA
インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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