記事 ID: 000091368 コンテンツタイプ: エラッタ 最終改訂日: 2023/02/16

F-Tile Serial Lite IV インテル® FPGA IP システムコンソールのデザイン例のループバック・モードを変更した後、断続的なリンクアップの問題が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.2 の問題により、1Gbps データレートで実行する場合、F-Tile Serial Lite IV インテル® FPGA IP システム・コンソールのデザイン例のループバック・モードを変更した後、断続的なリンクアップの問題が発生する可能性があります。

     

     

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.2 でこの問題を回避するには、F-Tile Serial Lite IV Hardware Test Design Example を生成し、225 行目に「10000 以降」を ed_hwtest/system_console/sliv_ftile.tcl ファイル挿入します。   

    例 224 から 226 に修正した後の sliv_ftile.tcl:
    ...
    sys_reset
    10000 年後
    }

    ...

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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