Qsys モードで E タイル・ハード IP インテル® FPGA IP生成されたデザイン例が、コンパイル、シミュレーション、およびハードウェア・ランで失敗するのはなぜですか?

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.2 の問題により、デザイン環境モードとして選択された QSYS を使用して生成されたデザイン例インテル® FPGA IPイーサネット向け E タイル・ハード IP が、以下のエラーメッセージでコンパイルおよびシミュレーションに失敗することがあります。正常にコンパイルできる QSYS モードのデザイン例のハードウェアに障害が見られる場合があります。エラーメッセージは IP 設定によって異なります。

インテル® Quartus® Prime Pro のコンパイルエラーと警告メッセージの例:

• エラー (13458): alt_ehipc3_hw.v(423) での Verilog HDL 連続代入エラー : 代入の左側にあるオブジェクト "o_sl_tx_ready_1" はネット型でなければなりません
• エラー (129001): fourteennm_iopllプリミティブである原子 "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.4teennm_pll" の入力ポート REFCLK が、合法的に接続および / または構成されていません
• 警告 (16788): ネット "i_clk_ref_0" には alt_ehipc3_hw.v(260) のドライバがありません
• 警告 (16788): ネット "i_sl_clk_tx_0" には alt_ehipc3_hw.v(272) のドライバがありません

シミュレーション・エラー・メッセージの例:

• エラー (抑制可能): ./basic_avl_tb_top.sv(175): (vopt-2912) ポート 'i_clk_ref' がモジュール 'ex_25G' に見つかりません (最初の接続)
• エラー (抑制可能): ./basic_avl_tb_top.sv(196): (vopt-2912) ポート 'i_sl_clk_tx' がモジュール 'ex_25G' に見つかりません (3 番目の接続)

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v22.2 でこの問題を回避するには、NATIVE デザインエンバイロメント・モードでデザイン例を生成します。

この問題は、バージョン 22.3 インテル® Quartus® Prime Pro Edition ソフトウェアで修正されています。