記事 ID: 000091012 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/02/14

PCI Express 向けの P タイル・インテル® FPGA IPを使用しながら、ポートを「pld_clrpcs_n[1:0]」とアサートした後で RxErr ステータスがアサートされるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インターフェイス
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

RxErr ステータスは、PCI Express の P タイル・インテル® FPGA IPをpld_clrpcs_n[1:0] ポートでリセットした後にアサートされます。

解決方法

PCI Express Base 仕様リビジョン 4.0 バージョン 1.0 によると、 RxErr ステータスを含むスティッキー・レジスターは、従来のあらゆるタイプのリセット (コールド、ウォーム、ホット) 後にクリアされません。

データ・トランザクション中に RxErr ステータスを確認する前に、PCI Express コンフィグレーション・スペース・レジスターの RxErr ステータスをクリアします。

この動作は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースでは変更されません。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Stratix® 10 DX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。