記事 ID: 000091012 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/02/14

PCI Express 向けの P タイル・インテル® FPGA IPを使用しながら、ポートを「pld_clrpcs_n[1:0]」とアサートした後で RxErr ステータスがアサートされるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    RxErr ステータスは、PCI Express の P タイル・インテル® FPGA IPをpld_clrpcs_n[1:0] ポートでリセットした後にアサートされます。

    解決方法

    PCI Express Base 仕様リビジョン 4.0 バージョン 1.0 によると、 RxErr ステータスを含むスティッキー・レジスターは、従来のあらゆるタイプのリセット (コールド、ウォーム、ホット) 後にクリアされません。

    データ・トランザクション中に RxErr ステータスを確認する前に、PCI Express コンフィグレーション・スペース・レジスターの RxErr ステータスをクリアします。

    この動作は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースでは変更されません。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Stratix® 10 DX FPGA

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