インテル Agilex® 7 FPGA P タイルを使用する場合、Cadence Xcelium シミュレーターで PCI Express テストベンチのマルチチャネル DMA インテル® FPGA IPをコンパイルする際に、シミュレーション・エラーが表示されるのはなぜですか?

表34に記載の通り。PCI Express 向けマルチチャネル DMA インテル® FPGA IPの MCDMA IP P タイル対応シミュレーターのデザイン例ユーザーガイド、Cadence Xcelium シミュレーターは、この IP コンフィグレーションのシミュレーションが Cadence Xcelium を使用して試行された場合、以下のエラーが表示されます。

$>./xcelium_setup.sh
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xmelab: *W,DSEMEL: この SystemVerilog デザインは、IEEE 1800-2009 SystemVerilog シミュレーション・セマンティクスに従ってシミュレーションされます。SV 2009 シミュレーション・セマンティクスをオフにする -disable_sem2009 オプションを使用します。
xmelab: *F,CUMSTS: 1 つ以上のモジュールに存在しないタイムスケール・ディレクティブ。
xmsim: 20.03-s005: (c) 著作権 1995-2020 Cadence Design Systems, Inc.
xmsim: *F、NOSNAP: スナップショット 'pcie_ed_tb.pcie_ed_tb' はライブラリーには存在しません。

この IP コンフィグレーションの Cadence Xcelium シミュレーターのサポートは、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで計画されています。

既存の IP リリースでこの問題を回避するには、サポートされているシミュレーターが使用 されていることを確認 してください。