記事 ID: 000090985 コンテンツタイプ: エラッタ 最終改訂日: 2023/04/03

PCI Express 向け P タイル®・Avalon・ストリーミング・インテル® FPGA IPを使用しても、トランザクション・ペンディング・ビットが仮想機能向けにアサートされたままの理由は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス

    • Apple family*

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    原因は、インテル Agilex® 7 ES デバイス・エラッタシートおよびユーザー・ガイドライン (ES-1069) で詳述されている既知の問題です。PCI Express* に P タイル・Avalon®・ストリーミング・インテル® FPGA IPを使用する場合、多機能機能を有効にした場合、各仮想機能 (VF) の PCI Express デバイス・ステータス・レジスター (オフセット 0x07Ah ビット [5]: トランザクション・ペンディング・ビット) は、Write-1-to-Clear Status Register (RW1C) として実装されます。PCI Express Base 仕様リビジョン 4.0 バージョン 1.0 では、多機能機能を有効にすると、このレジスターを読み取り専用 (RO) として実装する必要があると記載されています。この問題は機能的な障害を引き起こしません。

    解決方法

    この問題を解決する予定はありません。この問題を回避するには、アプリケーション ロジックで Configuration Intercept Interface (CII) または Direct User Avalon® Memory-Mapped Interface を使用して、このレジスターへのコンフィグレーション・アクセスを変更できます。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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