記事 ID: 000090686 コンテンツタイプ: エラッタ 最終改訂日: 2023/01/11

Interlaken (第 2 世代) インテル® Stratix® 10 FPGA IP デザイン例が 25Gbps で設定され、Interlaken Look-aside モードが有効になっている場合にタイミング・クロージャーが失敗する理由とは?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Interlaken (第 2 世代) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.1 以前の Interlaken (第 2 世代) インテル® Stratix® 10 FPGA IP デザイン例の問題により、25Gbps で設定し、Interlaken Look-aside モードを有効にするとタイミング・クロージャーが失敗する場合があります。

    解決方法

    インテル® Quartus® Prime Pro ソフトウェア・バージョン 22.1 以前でこの問題を回避するには、インテル® Quartus® Prime Pro ソフトウェアでデザイン・スペース・エクスプローラー II を起動し、シードスイープを実行します。
    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 GX シグナル・インテグリティー開発キット
    インテル® Stratix® 10 TX FPGA シグナル・インテグリティー開発キット

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