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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.1 の問題により、F タイル・ダイナミック・リコンフィグレーション・スイートの VHDL デザイン例の実装インテル® IP、正確なシミュレーションが失敗します。
Cadence® Xcellium シミュレーターは、以下のようなテキストを含む dr_cpu_ctrl_inst モジュールに関連する警告を生成します。
defparam 結果の非 Verilog インスタンスへの伝搬の試行
解決方法
シミュレーションでこの問題を回避するには、run_xcelium.sh ファイルを編集して、新しい -generic スイッチを追加して、QTLG フローから生成された正しい *_combined mif ファイルを使用して、dr_cpu_ctrl DMEM_INIT_FILE を強制および設定します。
注: 正しい mif ファイル名が、Quartus® サポート・ロジック生成ステージの実行後にのみ使用されていることを確認してください。
必要な割り当ての例を以下に示します。
xmelab -relax -timescale '1 ps / 1 ps' -access +rwc -generic "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"basic_avl_tb_top
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。