記事 ID: 000090620 コンテンツタイプ: エラーメッセージ 最終改訂日: 2024/04/09

エラー: intel_jesd204c_f_0: 実行中にエラーが発生しました: quartus_tlg --verbose <local path="">/0001_intel_jesd204c_f_0_gen/simulation/models/jesd204c_f_ed</local>

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Windows* OS の Quartus® Prime 開発ソフトウェア・プロ・エディション v21.4 の問題により、このエラーは F タイル JESD204C FPGA IP のデザイン例を生成する際に表示されます。このエラーは、OS でサポートされているファイル パスの長さが原因で発生します。

解決方法

この問題を解決するには、次の 2 つの解決策があります。

  1. Windows* OS の設定で、環境変数 (管理者用のユーザー変数) TEMP および TMP のパスを短いパスに変更します。

    1. 差出人：

      TEMP C:\Users\MyUserName\AppData\Local\Temp

      TMP C:\Users\MyUserName\AppData\Local\Temp

      宛先：

      温度 C:\温度

      TMP C:\Temp

  2. Windows* OS の設定を変更して、より長いファイルパスをサポートします。
  • Windows スタートで regedit を検索して開きます。
  • 次のパスに移動します: Computer\HKEY_LOCAL_MACHINE\SYSTEM\CurrentControlSet\Control\FileSystem
  • LongPathsEnabled を見つけてダブルクリックします。
  • [値のデータ] を 0 から 1 に変更し、[OK] をクリックします。
  • PC を再起動し、サンプルデザインを生成します。

関連製品

本記事の適用対象: 4 製品

HardCopy™ ASIC デバイス
インテル® Agilex™ FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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