記事 ID: 000090535 コンテンツタイプ: エラッタ 最終改訂日: 2025/05/14

キャリブレーションに一貫して合格しているのに、Stratix® 10 FPGA QDRII+ IP でリードデータの破損が見られるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® 10 FPGA QDRII+ Intellectual Property (IP) を使用したキャリブレーション試行の間に、キャリブレーションされた DQS-en 設定に大きな差がある場合に、リードデータの破損が見られることがあります。

    解決方法

    Quartus® Prime 開発ソフトウェア v21.2 リリースのパッチをダウンロードして、この問題を解決できます。その他のインテル® Quartus® Prime 開発ソフトウェアのリリースパッチについては、Alteraサポートにお問い合わせください。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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