記事 ID: 000090380 コンテンツタイプ: エラッタ 最終改訂日: 2023/01/09

エラー: EFileKind に許可されないSDC_ENTITY、{[VERILOG、VERILOG_ENCRYPT、SYSTEM_VERILOG、SYSTEM_VERILOG_ENCRYPT、VERILOG_INCLUDE、SYSTEM_VERILOG_INCLUDE、VHDL、VHDL_ENCRYPT、SDC、MIF、HEX、DAT、QXP、HPS_ISW、PLI_LIBRARY、VPI_LIBRARY、その他]} に入力する必要があります。

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    エラーメッセージ・レジスター・アンローダー・インテル® FPGA IP

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 21.1 の問題により、インテル® Stratix® V、インテル® Arria® V、または インテル® Cyclone® V デバイスを使用する際、エラーメッセージ・レジスター・アンローダー・インテル® FPGA IP・コアの「generate HDL」を実行しているときに、上記のエラーメッセージが表示されることがあります。以下にエラーメッセージ全体を示します。

エラー: EFileKind に許可されないSDC_ENTITY、{[VERILOG、VERILOG_ENCRYPT、SYSTEM_VERILOG、SYSTEM_VERILOG_ENCRYPT、VERILOG_INCLUDE、SYSTEM_VERILOG_INCLUDE、VHDL、VHDL_ENCRYPT、SDC、MIF、HEX、DAT、QXP、HPS_ISW、PLI_LIBRARY、VPI_LIBRARY、FLI_LIBRARY、その他]} に入力する必要があります。
実行中
「add_fileset_file $sdc_file SDC_ENTITY PATH $sdc_file {NO_AUTO_INSTANCE_DISCOVERY NO_SDC_PROMOTION}」
(手順「generate_verilog_fileset」行 24)
内から呼び出される
「generate_verilog_fileset $name $ifdef_params_list」
(手順「generate_synth」9 行目)
内から呼び出される
「generate_synth altera_emr_unloader」

解決方法

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 21.1 でこの問題を解決するパッチが利用可能です。

以下の適切なリンクから、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション バージョン 21.1 用のパッチ 0.08stdダウンロードしてインストールします。

(.runファイルダウンロードするには、上記のリンクを右クリックして[名前を付けてリンクを保存]を選択します)

バージョン 21.1 パッチインテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション:

この問題は、バージョン 22.1 インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションから修正されています。

関連製品

本記事の適用対象: 3 製品

Cyclone® V FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Stratix® V FPGA

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