インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.3 で、VHDL で生成された 1 ビット幅、シングルクロック FIFO FPGA IP をシミュレーションすると、以下のエラーが発生する可能性があります。
# ** エラー: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) ポート「data」でタイプの不一致が見つかりました。
# コンポーネント "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" では、ポートタイプは "ieee.std_logic_1164.STD_LOGIC" です。
# エンティティー "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" では、ポートタイプは "ieee.std_logic_1164.STD_LOGIC_VECTOR" です
# ** エラー: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) ポート「q」でタイプの不一致が見つかりました。
# コンポーネント "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" では、ポートタイプは "ieee.std_logic_1164.STD_LOGIC" です。
# エンティティー "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" では、ポートタイプは "ieee.std_logic_1164.STD_LOGIC_VECTOR" です
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.3 でこの問題を回避するには、Verilog で 1 ビット幅、シングルクロック FIFO FPGA IP を生成し、VHDL ラッパーを作成します。VHDL ラッパーをメインデザインに接続します。
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで解決される予定です。