記事 ID: 000089948 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/03/20

インテル® Stratix® 10 または® インテル Agilex 7 E タイル・FPGAsには、E タイルチャネル PLL の未使用のトランスミッター・ピンを維持する必要がありますか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Stratix® 10 E タイル・トランシーバー・ネイティブ PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、インテル® Stratix® 10 または® インテル Agilex 7 E タイル・FPGAs上の E タイル・チャネル PLL の未使用のトランスミッター・ピンを維持する必要はありません。

例: 現在のデザインで、外部 EMIB クロッキング・モードで E タイル・チャネル 0- 3 をクロックする 4 の位置に E タイル・チャネル PLL を実装している場合、そのチャネルがチャネル PLL の代わりにデータチャネルとして使用される場合、チャネル 4 の TX ピンを維持する必要はありません。

 

 

 

解決方法

この情報は、今後の E タイル・トランシーバー PHY ユーザーガイドの改訂版に追加される予定です。

関連製品

本記事の適用対象: 4 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Stratix® 10 DX FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 TX FPGA

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