記事 ID: 000089475 コンテンツタイプ: エラッタ 最終改訂日: 2022/02/01

Interlaken (第 2 世代) インテル® FPGA IP評価モード・プログラミング・ファイルを生成できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Interlaken (第 2 世代) インテル® FPGA IP

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.1 の問題により、Interlaken (第 2 世代) インテル® FPGA IPは、時間制限付きプログラミング・ファイル (.sof) 生成のインテル® FPGA IP Evaluation Modeをサポートしていません。

解決方法

この問題を回避するには、以下の手順に従ってください。

  1. uflex_ilk_tx_ext.ocp および uflex_ilk_rx_regroup_n.ocp ファイルのコピーをダウンロードする
  2. /altera_uflex_ilk_/synth/uflex_ilk_mac/ の下にuflex_ilk_tx_ext.ocp のコピーを配置します。
  3. /altera_uflex_ilk_/synth/uflex_ilk_regroup/ の下にuflex_ilk_rx_regroup_n.ocp のコピーを配置します。
  4. IP バリアント /.qip の インテル® Quartus® Prime IP ファイルに以下の行を追加してください
  5. デザインを再コンパイルする
set_global_assignment -library "altera_uflex_ilk_" -name SOURCE_FILE [file join $::quartus(qip_path) "altera_uflex_ilk_/synth/uflex_ilk_mac/uflex_ilk_tx_ext.ocp"]
set_global_assignment -library "altera_uflex_ilk_" -name SOURCE_FILE [file join $::quartus(qip_path) "altera_uflex_ilk_/synth/uflex_ilk_regroup/uflex_ilk_rx_regroup_n.ocp"]

* IP の生成後に IP バリアントに割り当てられた 4 桁の数字は必ず使用してください。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 21.2 以降で修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。