記事 ID: 000089359 コンテンツタイプ: エラッタ 最終改訂日: 2023/01/03

PCI Express* 用にマップ インテル® FPGA IPされた L タイルおよび H タイル・Avalon®・メモリーの「アプリケーション・インターフェイス幅」パラメーターで「256 ビット」が唯一利用可能なオプションである理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.4 以降、PCI Express* 用にマップされた L タイルおよび H タイル・Avalon メモリー・マップド・インテル® FPGA IP®の「アプリケーション・インターフェイス幅」パラメーターの「64 ビット」オプションは使用できなくなります。

    解決方法

    PCI Express* インスタンスの L タイルおよび H タイル Avalon®メモリーマップド・インテル® FPGA IPを「64 ビット」の「アプリケーション・インターフェイス幅」コンフィグレーションから「256 ビット」の「アプリケーション・インターフェイス幅」コンフィグレーションに移行します。

    • PCI Express* 向け L タイルおよび H タイル・Avalon®メモリーマップド・インテル® FPGA IPをインスタンス化するプラットフォーム・デザイナー・システム開きます
    • を提供します。 [システム設定] タブ 次の変更を行います。
      • 「アプリケーション・インターフェイス幅」パラメーター「256 ビット」設定します。
      • 「ハード IP モード」パラメーターを同じ構成設定しますが、「256 ビット」インターフェイスを使用します。
    • を提供します。 [Avalon-MM 設定] タブで以下の変更を加えます。
      • 「Avalon-MM アドレス幅」「64ビット」に 設定します。
      • 「個々のバイトアクセス (TXS)で非バースティングAvalon-MM スレーブ・インターフェイスを有効にする」パラメーターが「オン」に設定されている場合は、「アクセス可能な PCIe メモリー・スペース (TXS)のアドレス幅」を調整して、システムの新しいアドレス範囲に対応します。
    • [システム] メニューに移動し、[Base Address (ベースアドレスの割り当て)] オプションを選択します。プラットフォーム・デザイナーは、変更に合わせてシステム・アドレス・マップを再配置します。
    • プラットフォーム・デザイナー・システム保存します
    • プラットフォーム・デザイナー・システムを再生成します。

     

     

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 TX FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。